ABB模塊3BSE010702R1

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優(yōu)點，是現(xiàn)代鐵路機車行駛中的速度控制信號。它可以準確確定列車的位置，與鐵路機車安全運行有密切的關系。為確保信號接收系統(tǒng)接收到準確、實時有效的信號，要求移頻信號發(fā)送系統(tǒng)在發(fā)送高精度移頻信號的同時，能夠保證自身系統(tǒng)的故障檢測。

現(xiàn)有的移頻信號發(fā)送系統(tǒng)，使用特定頻率晶振和CMOS器件，頻率相位精度低、通用性差，無法實現(xiàn)多載頻信號之間的自動切換，而且自檢能力不高，不能達到實時故障檢測，無法適應我國高速列車發(fā)展的需要。因此，設計一種新型的移頻信號發(fā)送系統(tǒng)就成為一個迫在眉睫的問題。本文提出采用雙CPU保護下的FPGA系統(tǒng)實現(xiàn)移頻信號發(fā)送的設計方案，以FPGA為系統(tǒng)核心，采用固定16MHz頻率晶振，完成CPU時序控制下FPGA的邏輯功能。在保證移頻信號高相位精度的前提下，實現(xiàn)了系統(tǒng)的自動多載頻信號切換和實時故障檢測。

本文選用的FPGA芯片是Xilinx公司推出的XC4005E-4IPQ100，該類型芯片具有5000大邏輯門（MaxLogicGate），其中可配置邏輯模塊（CLB）196個，以14×14矩陣結構排列；輸入輸出模塊（IOB）112個。可實現(xiàn)616級觸發(fā)器（Flip-Flops），具有并行模式配置能力，存儲器容量為95？008bits。使用亞微米多層金屬材料加工方法，使系統(tǒng)時鐘速率高達80MHz，而內部執(zhí)行速度可以達到150MHz。

該類型芯片在原有XC3000系列芯片的基礎上，增加了內部軟啟動結構和時鐘驅動輸入輸出模塊的數(shù)目，并且提供了可選擇雙向RAM存儲器。

2系統(tǒng)設計原理

系統(tǒng)設計原理如圖1所示，該系統(tǒng)以雙CPU保護下的FPGA為核心，配以輔助的前置光耦防護和后置安全與門及功率放大器。輸入為國家標準的鐵路用18路低頻信息和4種載頻觸發(fā)信號，輸出相應的調制后高精度移頻正弦信號。其中，4種載頻可以由觸發(fā)信號直接控制，自動切換。

FPGA內部邏輯被設計為分頻器、計數(shù)器、編碼器、存儲器、觸發(fā)器和電子開關等部分。經過邏輯組合，實現(xiàn)低載頻信息編碼、相位連續(xù)移頻信號調制和移頻信號檢測計數(shù)等三個主要功能，并接收CPU的控制信號，完成與CPU間的數(shù)據(jù)傳輸。

雙CPU使用W78E58型單片機。主、副CPU各自獨立工作，分別向FPGA發(fā)送控制信號，讀取低載頻信息編碼和移頻檢測計數(shù)結果，并以此為判據(jù)進行移頻信號發(fā)送精度檢測。發(fā)現(xiàn)誤碼情況，即時關閉安全與門，切斷移頻信號發(fā)送通道，保證故障安全。主、副CPU之間，每個程序循環(huán)周期通信一次，以確認對方處于正常工作狀態(tài)。

福建石屹科技有限公司

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