ABB模塊EI803F

ABB模塊EI803F

FPGA內(nèi)部實現(xiàn)移頻信號調(diào)制的邏輯結(jié)構(gòu)。FPGA芯片選用16MHz時鐘脈沖，在分頻模塊的作用下得到所需要的低頻和載頻信號；運用時鐘同步觸發(fā)器和電子開關(guān)實現(xiàn)頻率調(diào)制過程中的沿同步，從而在保證移頻信號頻率精度的前提下，實現(xiàn)了移頻信號的相位連續(xù)調(diào)制。

Kt為低頻方波信號，G1t、G2t為載頻方波信號，CLK為16MHz時鐘脈沖，CS1、CS2為電子開關(guān)使能信號。低頻分頻器、載頻分頻器1、載頻分頻器2、時鐘同步觸發(fā)器、反相器、電子開關(guān)和加法器由FPGA內(nèi)部邏輯門陣列通過狀態(tài)機的方式實現(xiàn)。低頻分頻器和載頻分頻器的分頻數(shù)由輸入的低、載頻觸發(fā)信號控制，進(jìn)行自動預(yù)置，使信號發(fā)送系統(tǒng)適用于多種載頻切換，達(dá)到系統(tǒng)的通用性。

FPGA內(nèi)部邏輯結(jié)構(gòu)使用VHDL語言編寫，圖3示出了移頻信號調(diào)制部分的VHDL語言程序流程圖。

2移頻信號檢測時序設(shè)計

移頻信號檢測采用高頻插入的方法。將16MHz標(biāo)準(zhǔn)脈沖插入待測信號中，通過計數(shù)器確定待測信號的一個載頻周期Tz，得到其載頻頻率fz：

fz＝＝1

式中Nz為一個載頻周期內(nèi)的計數(shù)脈沖個數(shù)。

為了計算待測移頻信號中的低頻周期，需要存儲大量的載頻周期數(shù)Nz。利用CPU的定時器構(gòu)成一定時間內(nèi)（0.2S）的Nz數(shù)組，尋找移頻信號上下邊頻的切換點，通過計算兩個相鄰切換點之間的載頻周期數(shù)，確定低頻周期，得到低頻頻率fd？

fd＝＝2

式中Nd為兩個相鄰上下邊頻切換點之間的頻率周期數(shù)。

在本文中，雙CPU各自獨立完成檢測計數(shù)數(shù)據(jù)的精度判斷和定時器控制，計數(shù)器部分在FPGA內(nèi)部實現(xiàn)，示出了移頻信號檢測原理圖。

實驗結(jié)果

在完成調(diào)試樣機的基礎(chǔ)上，對新型移頻信號發(fā)送系統(tǒng)進(jìn)行實驗檢測。其中，載頻信號取8種，中心頻率分別為550、650、750和850Hz，頻偏均為55Hz。低頻信息從國家鐵道移頻信號標(biāo)準(zhǔn)中隨機選取8種，分別為7、8、9、9.5、16.5、17.5、18.5和26Hz。

為檢測實際發(fā)送的移頻信號，利用HP3563A（ControlSystemsAnalyzer）控制系統(tǒng)分析儀模擬通用移頻信號接收器進(jìn)行頻譜分析。采樣頻率為2048點/s，加Hanning窗進(jìn)行FFT變換，可得到如圖6所示的信號頻譜圖。

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