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更新時間:2024-10-10 08:02:51瀏覽次數(shù):144次
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AB羅克韋爾PLC1761-SIM-B16
AB羅克韋爾PLC1761-SIM-B16
實現(xiàn)與布局布線
布局布線可以理解為利用實現(xiàn)工具把邏輯映射到目標器件結(jié)構(gòu)的資源中,決定邏輯的布局,選擇邏輯與輸入輸出功能鏈接的布線通道進行連線,并產(chǎn)生相應(yīng)文件;實現(xiàn)是將綜合生成的邏輯網(wǎng)表配置到具體的FPGA芯片上,布局布線是其中重要的過程。
布局將邏輯網(wǎng)表中的硬件原語和底層單元合理的配置到芯片內(nèi)部的固有硬件結(jié)構(gòu)上,并且往往需要在速度和面積之間做出選擇。
布線根據(jù)布局的拓撲結(jié)構(gòu),利用芯片內(nèi)部的各種連線資源,合理正確地連接各個元件。目前,F(xiàn)PGA結(jié)構(gòu)非常復(fù)雜,特別是在有時序約束條件時,需要利用時序驅(qū)動的引擎進行布局布線。布線結(jié)束后,軟件會自動生成標高提供有關(guān)設(shè)計中各部分資源的使用情況。
由于只有FPGA芯片生產(chǎn)廠商對芯片結(jié)構(gòu)了解,所以布局布線必須選擇芯片開發(fā)商提供的工具。
福建石屹科技有限公司是銷售工業(yè)自動化與信息化產(chǎn)品的公司。電網(wǎng)、電氣產(chǎn)品、工業(yè)自動化、機器人及運動控制領(lǐng)域的技術(shù)。以美國羅克韋爾AB、瑞士ABB,德國西門子,法國施耐德等品牌產(chǎn)品為主。
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公司宗旨: “以專業(yè)技術(shù)比質(zhì)量、以精英團隊比服務(wù)、以海量采購比價格、以客戶口碑比信譽。
硬件包括FPGA的芯片電路、存儲器、輸入輸出接口電路及其他設(shè)備,軟件即是相應(yīng)的HDL程序等。FPGA的設(shè)計流程就是利用EDA開發(fā)軟件和編程工具對FPGA芯片進行開發(fā)的過程。
典型FPGA的開發(fā)流程一般包括包括功能定義/器件選型、設(shè)計輸入、功能仿真、綜合優(yōu)化、綜合后仿真、實現(xiàn)、布線后仿真、板級仿真以及芯片編程與調(diào)試等主要步驟。
功能定義/器件選型
在FPGA設(shè)計項目開始之前,必須有系統(tǒng)功能的定義和模塊的劃分,另外就是要根據(jù)任務(wù)要求,如系統(tǒng)的功能和復(fù)雜度,對工作速度和器件本身的資源、成本、以及連線的可布性等方面進行權(quán)衡,選擇合適的設(shè)計方案和合適的器件類型。
一般使用自頂向下的辦法,把系統(tǒng)分成若干個基本單元,再把每個基本單元分為下一層次的基本單元,一直這樣做下去,直到能直接用EDA元件庫為止。
設(shè)計輸入
設(shè)計輸入是將所設(shè)計的系統(tǒng)或電路以開發(fā)軟件要求的某種形式標示出來并且輸給EDA工具的過程。
方法有硬件描述語言(HDL)和原理圖輸入方法等。原理圖輸入方式是一種直接的描述方式,在可編程芯片發(fā)展的早期應(yīng)用比較廣泛,它將所需的器件從元件庫中調(diào)出來,畫出原理圖。這種方法雖然直觀并易于仿真,但效率很低,且不易維護,不利于模塊構(gòu)造和重用。更主要的缺點是可移植性差,當芯片升級后,所有的原理圖都需要作一定的改動。
目前,在實際開發(fā)中應(yīng)用的就是HDL語言輸入法,利用文本描述設(shè)計,可以分為普通HDL和行為HDL。普通HDL有ABEL、CUR等,支持邏輯方程、真值表和狀態(tài)機等表達方式,主要用于簡單的小型設(shè)計。
而在中大型工程中,主要使用行為HDL,其主流語言是Verilog HDL和VHDL。這兩種語言都是美國電氣與電子工程師協(xié)會(IEEE)的標準,其共同的突出特點有:語言與芯片工藝無關(guān),利于自頂向下設(shè)計,便于模塊的劃分與移植,可移植性好,具有很強的邏輯描述和仿真功能,而且輸入效率很高。
除了這IEEE標準語言外,還有廠商自己的語言。也可以用HDL為主,原理圖為輔的混合設(shè)計方式,以發(fā)揮兩者的各自特色。
功能定義/器件選型
功能仿真也稱為前仿真。是在編譯之前對用戶所設(shè)計的電路進行邏輯功能驗證,此時的仿真沒有延遲信息,僅對初步的功能進行檢測。
仿真前,要先利用波形編輯器和HDL等建立波形文件和測試向量(即將所關(guān)心的輸入信號組合成序列),仿真結(jié)果將會生成報告文件和輸出信號波形,從中便可以觀察各個節(jié)點信號的變化。
如果發(fā)現(xiàn)錯誤,則返回設(shè)計修改邏輯設(shè)計。常用的工具有Model Tech公司的ModelSim、Sysnopsys公司的VCS和Cadence公司的NC-Verilog以及NC-VHDL等軟件。
功能定義/器件選型
所謂綜合就是將較高級抽象層次的描述轉(zhuǎn)化成較低層次的描述。綜合優(yōu)化根據(jù)目標與要求優(yōu)化所生成的邏輯連接,使層次設(shè)計平面化,供FPGA布局布線軟件進行實現(xiàn)。
就目前的層次來看,綜合優(yōu)化(Synthesis)是指將設(shè)計輸入編譯成由與門、或門、非門、RAM、觸發(fā)器等基本邏輯單元組成的邏輯連接網(wǎng)表,而并非真實的門級電路。真實具體的門級電路需要利用FPGA制造商的布局布線功能,根據(jù)綜合后生成的標準門級結(jié)構(gòu)網(wǎng)表來產(chǎn)生。為了能轉(zhuǎn)換成標準的門級結(jié)構(gòu)網(wǎng)表,HDL程序的編寫必須符合特定綜合器所要求的風(fēng)格。由于門級結(jié)構(gòu)、RTL級的HDL程序的綜合是很成熟的技術(shù),所有的綜合器都可以支持到這一級別的綜合。
常用的綜合工具有Synplicity公司的Synplify / Synplify Pro軟件以及各個FPGA廠家自己推出的綜合開發(fā)工具。
6GK7 243-1EX01-0XE0 CP243-1 以太網(wǎng)模件
6ES7 253-1AA22-0XA0 EM253 定位模件
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6ES7 290-6AA20-0XA0 擴展轉(zhuǎn)接電纜,0.8m
6ES7 291-8BA20-0XA0 電池
6ES7 291-8GF23-0XA0 存儲器卡,64K
6ES7 291-8GH23-0XA0 存儲器卡,256K
6ES7 901-0BF00-0AA0 MPI 電纜
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6ES7 901-3DB30-0XA0 PC/PPI電纜,USB接口
文本顯示器,操作面板
6AV6 640-0AA00-0AX0 TD400C,用于SIMATIC S7-200,開孔尺寸163.5X93.5
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