AB羅克韋爾PLC150-SDBK

AB羅克韋爾PLC150-SDBK

大多數(shù)存儲器接口都是源同步接口，從外部存儲器器件傳出的數(shù)據(jù)和時鐘/選通脈沖是邊沿對齊的。在Virtex-4器件采集這一數(shù)據(jù)，需要延遲時鐘/選通脈沖或數(shù)據(jù)。利用直接時鐘控制技術，數(shù)據(jù)經延遲，并與內部FPGA時鐘實現(xiàn)中心對齊。在這個方案中，內部FPGA時鐘采集傳出的數(shù)據(jù)。存儲器傳出的時鐘/選通脈沖用于決定與數(shù)據(jù)位相關的延遲值。因此，與選通脈沖相關的數(shù)據(jù)位的數(shù)量不受限制。由于無需將選通脈沖分配給相關數(shù)據(jù)位，所以不需要其他時鐘資源。

時鐘/選通脈沖和數(shù)據(jù)位使用的Virtex-4資源是一條64-tap延遲線。該64-tap延遲線可利用IDELAY和IDELAYCTRLprimiTIve實現(xiàn)。時鐘/選通脈沖和數(shù)據(jù)位均通過此64-tap延遲線來布線。雖然選通脈沖不用于采集數(shù)據(jù)，但它用于確定數(shù)據(jù)與內部FPGA時鐘實現(xiàn)中心對齊所需的tap數(shù)量。以下部分將詳細解釋直接時鐘控制技術方案的設計及實現(xiàn)。

選通脈沖邊沿檢測

與時鐘/選通脈沖相關的數(shù)據(jù)位的延遲值就是內部FPGA時鐘上升沿與時鐘/選通脈沖中心之間的相位差。假設時鐘/選通脈沖和數(shù)據(jù)實現(xiàn)了邊沿對齊。要確定這個相位差，時鐘/選通脈沖通過IOB內的64-tap延遲線輸入，并利用內部FPGA時鐘在增量tap輸出端對其進行采樣。

要確定時鐘/選通脈沖的中心，至少需要檢測到時鐘/選通脈沖的兩個邊沿或轉換。檢測出第二次轉換所需的tap數(shù)（即第二個邊沿的tap）和檢測出轉換所需的tap數(shù)（即個邊沿的tap）之差，即為時鐘/選通脈沖寬度。這個差值的二分之一就是脈沖中心（即脈沖中心的tap）。從內部FPGA時鐘上升沿到時鐘/選通脈沖中心之間的tap數(shù)，即為個邊沿的tap數(shù)與脈沖中心的tap數(shù)之和。

利用一個簡單的算法檢測存儲器時鐘/選通脈沖的邊沿。將初始值為0的時鐘/選通脈沖輸入IDELAY模塊。時鐘/選通脈沖將不停地增加1tap的延遲，直到檢測到個邊沿。然后記錄下檢測出個邊沿所需的tap數(shù)。在檢測到第二個邊沿之前，時鐘/選通脈沖仍然不停地增加1tap的延遲。然后記錄下檢測出第二個邊沿所需的tap數(shù)。根據(jù)兩次記錄的值，計算出脈沖寬度。在用tap數(shù)確定時鐘/選通脈沖寬度后，除以2即得到中間值。中間值與檢測個邊沿所需的tap數(shù)之和為延遲數(shù)據(jù)所需的tap數(shù)。

IDELAY模塊可用的tap總數(shù)為64。因此，當頻率為200MHz或以下時，將無法檢測出兩個邊沿。如果在64tap結束后僅檢測出一個邊沿，那么延遲數(shù)據(jù)所需的tap數(shù)應為，檢測出個邊沿所需的tap數(shù)減去16tap（約1.25ns，每個tap的延時約為75ps）。一個200MHz時鐘/選通脈沖周期的四分之一約為16tap。根據(jù)時序分析，該值也適用于更低的頻率，可達110MHz。當頻率低于110MHz時，如果在64tap結束后未檢測出任何邊沿，那么延遲數(shù)據(jù)所需的tap數(shù)應為32tap（約2.5ns，每個tap的延時約為75ps）。該值足以使內部FPGA時鐘邊沿位于數(shù)據(jù)窗口內。

福建石屹科技有限公司是銷售工業(yè)自動化與信息化產品的公司。電網、電氣產品、工業(yè)自動化、機器人及運動控制領域的技術。以美國羅克韋爾AB、瑞士ABB，德國西門子，法國施耐德等品牌產品為主。

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公司宗旨： “以專業(yè)技術比質量、以精英團隊比服務、以海量采購比價格、以客戶口碑比信譽。

選件

6GK7 243-1EX01-0XE0     CP243-1 以太網模件

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編程軟件       

6ES7 810-2CC03-0YX0     STEP7-Micro/WIN V4.0 SP3，單用戶授權

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